INFORMACIÓN
El 74LS373 Latch Tipo D Octal es un circuito integrado con ocho Flip Flops de tipo D individuales. Cada Flip Flop puede almacenar un solo bit de datos y tiene una salida que refleja el estado actual del bit almacenado. Los datos de entrada se transmiten directamente a la salida cuando el Flip Flop está habilitado. El bloqueo se puede habilitar mediante la señal baja activa en la entrada G (puerta), que controla si los datos están bloqueados o no. Cuando la entrada G es alta, el Latch está deshabilitado y la salida está en un estado de alta impedancia.
El 74LS373 Latch Tipo D Octal normalmente se usa en aplicaciones donde se requiere almacenamiento de datos de alta velocidad, como en sistemas de memoria de computadora o buses de datos.
ESPECIFICACIONES Y CARACTERÍSTICAS
- Familia: LS
- Encapsulado: DIP
- No. De Pines: 20
- No. Bits: 8
- Salida: 3 estados
- Tipo de Flip Flop: D Octal
- Retardo de propagación: 12 ns
- Frecuencia: 35 MHz
- Voltaje de alimentación: 4.75V a 5.25V, típica 5V
- Corriente de salida: 24 mA
- Temperatura de trabajo: 0 °C a 70°C
DOCUMENTACIÓN Y RECURSOS
INFORMACIÓN ADICIONAL
Funcionamiento del 74LS373 Latch Tipo D
La entrada de cada Flip Flop es D (datos), que determina el estado lógico que se almacena en el Flip Flop. Cuando la entrada G es baja, los datos de la entrada D se bloquean y la salida refleja el estado de los datos. Cuando la entrada G sube, la salida ya no se ve afectada por los cambios en la entrada D y conserva su estado anterior.
Recomendaciones de al usar el 74LS373 Latch Tipo D
- Conecte el pin D0 al bit más significativo (MSB) de los datos que desea almacenar, D7 al bit menos significativo (LSB) de los datos.
- Conecte el pin CLK a una fuente de señal de reloj, generalmente un oscilador o un circuito que genera pulsos de reloj.
- Conecte el pin CLR a una fuente de señal clara (por ejemplo, un botón o una señal de reinicio).
- Conecte las salidas Q0-Q7 a los dispositivos que desea controlar con los bits almacenados en los latches.
- Cuando la señal CLR es baja, las salidas Q0-Q7 se establecerán en 0 independientemente de los valores de entrada.
- Cuando la señal CLR es alta y se envía un pulso de reloj al pin CLK, el valor de entrada en los pines D0-D7 se almacenará en latches y aparecerá en las salidas Q0-Q7.

Sensor de Inclinacion KY-020
1N4001 Diodo Rectificador 1A 50V
Diodo SF36 3A 400 V
2N6284 Transistor NPN 100V 20A TO-3
Protoboard Deslizable 840 Puntos UNIT
Bobina de Tesla BD243 Kit Educativo
ENC28J60 Ethernet Shield V1.0 Nano 3.0
74HC4067 Multiplexor Analogo 16 Canales
2W10 Puente Rectificador 1000V 2A
Terminal Dupont Hembra
1N4751 Diodos Zener 30V
ESP32-S3-WROOM-1-N16R8 16MB FLASH
74HC165D,653 Registro 8 bits
74HC595 Registro de Desplazamiento SN74HC595N











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